从ISSCC 2020看Chiplet的研究现状

日前，ISSCC 2020已落下帷幕。有“集成电路奥林匹克”之称的ISSCC一直是集成电路新技术的风向标，每年的ISSCC都会有一系列的集成电路新技术和新设计方法被报道出来。此次ISSCC 2020中有一个非常鲜明的特征，就是多篇论文都在讨论Chiplet这一技术。

Chiplet是近两年被热炒的一种技术，我们也在此前多次报道过这一技术。其本质是把多个“小芯片”通过先进的封装技术封装到一起来组成了系统级的芯片。因此Chiplet有两项关键问题需要解决。一个是如何将各个“小芯片”连接起来，这就是先进的封装技术。另一个则是如何去划分、定义这些“小芯片”的功能、接口、互联协议等，这部分属于是架构设计的范畴。这两部分的研究需要相互配合才能构造出优秀的基于Chiplet的系统级芯片。在ISSCC2020中，这两方面的技术都被广泛的介绍到了。这种我们之前还以为的“未来技术”，其实已经开始大行其道。

让人“恍然大悟”的AMD

ISSCC 2020的Session 2是处理器专场。在开篇介绍了AMD的Zen 2处理器，第二篇马上就介绍了如何基于Chiplet的思想用多个Zen 2处理器的小芯片来构建服务器或者桌面处理器。其实AMD利用Chiplet技术来构造高性能处理器。下图中时AMD列举的他们已经采用了Chiplet技术的高性能处理。

图1 AMD 基于Chiplet的芯片进化史

AMD对于要使用基于Chiplet的设计思想的动机在于性能和功耗、造价的妥协。所提出了performance/Watt和performance/$。显然，随着工艺进步的代价越来越大，即便我们可以保持工艺继续微缩。但造价和功耗已经难以控制，从功耗和成本的角度摩尔定律的延续越来越难。

分解成Chiplet以后，可以根据需求组合出不同版本的系统芯片。但这种组合对于布局布线，尤其是电源网络的设计是一个巨大的挑战。图2是AMD给出的服务器处理器和桌面处理器设计组合的区别。

图2 第二代EPYC服务器处理器和第三代Ryzen处理器布局

可以看出这里被复用的“小芯片”主要是Zen2 CCD。而Zen2 CCD是一个包含了4个Zen2核心和L3缓存的独立芯片。它们通过一个IO Die这样一颗小芯片互联在一起。从图2可以看出，不同处理器中的IO Die其实是不一样的。第三代Ryzen处理器中的IO Die只是第二代EPYC服务器处理器的一部分。在IO Die中包含了DDR控制器和高速的接口部分，这其实是南桥/北桥在新的形式下“复活”。由于这部分涉及到与芯片外链接，因此必须考虑一定的布局布线方法才能将其内部功能“引出”。

在后续AMD还介绍和操作系统有关的调度方法以及电源管理方法。可见基于Chiplet的设计从架构的角度、从电路系统的角度都还有很多可以优化的点。而这些已经脱离了固态电路的研究范围，进入到了计算机系统结构、电路与系统、封装技术等研究的范畴。

通读了AMD的论文并多次研读其报告PPT，发现AMD在Chiplet领域的研究非常详实，涵盖了多个关键技术点。对认识理解Chiplet技术有非常大的裨益。最后AMD还非常耿直的贴了一个归一化的价格图。说明确实省钱了不少。不过论文中指出用Chiplet造价随着核数下降得更慢，因此可能有一个价格的均衡点来取决于是否采用Chiplet。

图3 用Chiplet技术的7nm+14nm的造价和完全采用7nm相比

不鸣则已的96核处理器

如果说AMD的两篇论文是一道开胃菜的话。Grenoble Alpes大学等机构一起发表的基于6个Chiplet来构造的96核处理器就更是让人惊艳，此前我们也对此做过报道。

当然，他们给出用Chiplet的原因和AMD类似。首当其冲的还是成本问题，其次是模块化设计和异构集成。其实后者本质上也可以看成是成本问题。而他们提出Chiplet需要解决的3个挑战：生态系统成熟度，技术和架构划分，芯片接口、可测试性、3D CAD流程等。但就我们看来，这三个问题是从宏观到微观的。生态系统成熟度是一个很宏观的概念，其背后要依赖于技术（主要是各种封装与集成技术）和架构划分的成熟，这个我们在文章的开篇就已经讨论过了。而技术和架构划分最终落地到实处，就是芯片的接口如何定义、如何保证基于Chiplet的芯片是可以被测试的、如何形成设计方法学并研发出对应的CAD/EDA工具。

目前已有的Chiplet包括了Organic Substrates、Passive interposer (2.5D)以及Silicon bridges等。如图4所示：

图4 已有的三种Chiplet封装集成技术

但现有的技术有以下问题：

部分技术只支持Chiplet的边到边互联（如AMD在ISSCC 2018中的介绍的，以及Intel的EMIB桥），可扩展性较差；
如何集成异构芯片或有差异化的模块；
如何集成不容易扩展但却很必要的部分（如IO、模拟电路、电源管理等）；

为了解决上述问题，他们提出了一种叫Active Interposer 的技术。与上图中的Passive Interposer对应。也就是说在中介层（Interposer）上研究如何去集成一些主动器件（有源器件）。图5说明了这个问题。

图5 Active Interposer技术的示意图

在图5中可以发现在中阶层中集成了很多有源器件，包括了模拟电路、IO接口、各种接口的物理层、可测性设计同时在中阶层上设计了可扩展的片上网络来互联所有的Chiplet。而图4所谈论的三种技术中各种用于中介和桥接的层只是用于“走线”。所以被称为是“Passive”的。

其后还详细介绍了L1（第一级Cache）到L2（第二级Cache）的互联方法，L2（第二级Cache）到L3（第三级Cache）的互联方法，以及L3（第三级Cache）到外部存储器的互联方法。L1到L2依靠的是在中介层直接走线，L2到L3采用了多个异步握手电路构成的片上网络来传递信号，而L3到外部存储器接口则依靠同步的片上网络来传输。

电源管理也被放到了中介层上面，可以实现对于每个裸片近距离的电源管理。从而得到更高的能源利用率。

除了在Session 2以外，在Session 8的Highlighted Chip Releases中，Intel实际上介绍他们自己的Chiplet技术Foveros。当然，在这里Intel主要秀的是他们的封装技术和接口电路设计。相比于AMD讨论了很多系统架构的设计，Intel几乎没有提及这方面的内容。

在其它的一些Session中还有介绍分可用于Chiplet的高速接口电路设计，在这里就不一一详述了。

从以上的分析我们可以看出，在这一次的ISSCC 2020中。Chiplet的研究和讨论已经比较深入了。相较于此前发布的研究，现在Chiplet的研究从单纯的封装技术、接口电路逐渐开始向从工艺到架构全方位优化设计研究发展。这其实也标志着Chiplet技术正在迅速的成熟起来。因此，Chiplet的未来，也许已经来到。

注：本文在创作过程中获得电子科技大学黄乐天副教授指导，特此感谢。

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