进入了2020年，遵照常规，我们都应该对今年的产业发展有一个预测。尤其是在“武汉肺炎”这个疫情出来了以后，大家对半导体的2020有了更多的不同观点。在这篇文章里，我们仅从技术面出发，对2020年的半导体做一个预估，希望这能给你一点启示。以下是各个关键词受关注的理由，笔者按照顺序逐一说明。第一个关键词就是“微缩的极限”，此处所说的“微缩”指的缩小是硅晶圆（Silicon Wafer）（或者是半导体基板）的表面的平行方向（或者称为“横向”）的加工尺寸的意思。如果是MOS管（Transistor）,在缩短（或者说“细化”）栅极（Gate）的同时，也可以缩短nMOS晶体管和pMOS晶体管的距离。如果是平行的电路，就会把电路做得更细、或者缩短电路之间的距离。如果是连接每层电路的导通孔（Via）的话，需要缩小孔的直径。“微缩”的存储半导体的发展在公元2000年以前是十分活跃的。具体来说，就是集成电路的工作速度（工作频率）的提高、集成密度的提高、每个频率的消耗电力的降低。但是，在2000年-2009年期间，由于漏(Leak)电流的增大，就丧失了“低功耗”的优势。而且，在2010年-2019年期间，工作速度（工作频率）没有出现明显的提高。这是因为占据集成电路工作速度较大比例的“布线延迟”因素的影响较明显。微缩虽然提高了晶体管的工作速度、驱动电流，电路的电阻拖了性能提高的后腿。而且，随着微缩的发展，这一倾向有增无减。而且，最后提高存储半导体的集成密度（高密度化）应该会在2020年迎来其极限。所谓“提高集成密度”指的是增加单位面积内晶体管的数量。通过微缩，晶体管变小，同样面积的硅晶圆（Silicon Die）上搭载的电路规模就会变大。如果是Micro Processor(微处理器)的话，会有以下优点：CPU Core数量增加、内置缓存（Cache）的存储容量变大、存储半导体的控制器（Memory Controller）等外置电路得以内置。在2017年-2018年期间，微缩带来的高密度化为集成电路的大规模化、搭载功能的增加做出了巨大贡献。但是时至今日，微缩带来的工艺成本（Process Cost）的增加也不可忽视。大约在3年前的2016年7月份，在活动“Semicon West”上，Samsung Electronics（三星电子）指出：28nm以后的半导体即使做到微缩，单个晶体管的生产成本无法降低，倒不如说是增加了！
生产技术Node（代）、生产成本每1美金的晶体管数量的推移（左）。Samsung Electronics（三星电子）于2016年7月的“Semicon West”上做的演讲。（图片出自：pc.watch） 如今，最先进的是7nm/10nm，再进行微缩的话，工艺成本（Process Cost）的问题将会十分严峻。比方说，IMEC在2019年6月国际学会VLSI技术座谈会（Symposium）上表示说：7nm代以后，随着微缩的发展，据预测，每一代的单个晶圆的工艺成本可以缩减约30%。
生产技术Node（代）、晶圆成本的推移。出自imec于2019年6月国际学会VLSI技术座谈会（Symposium）上发布的论文（T15-3）。（图片出自：pc.watch）这样一来，同样面积的硅晶圆（Silicon Die），即使通过微缩增加了晶体管的数量，生产成本也会相应增加。而且，性能几乎没有怎么提高。为了不增加单个硅晶圆的生产成本，就必须要减少硅晶圆的面积。在这里登场的就是“Chiplet（小芯片）”，它由多个性能不同的每一代技术的芯片（Die）构成。也就是尽量把系统汇总到一个硅晶圆上进行搭载，与“SoC (System on a Chip)”完全迥异的方法！就“Chiplet（小芯片）”而言，最尖端的工艺（比方说，7nm）仅用来生产能够提高工作速度、集成密度的电路，而且生产的“硅晶圆”基本都很小，其他的电路由其他更“粗糙”的工艺（比方说，14nm）来生产。此处的“硅晶圆”要比最尖端工艺的晶圆（Die）要大。利用最尖端的工艺把硅晶圆做到极小的办法，与提高电路的工作速度是一样的目的。因为与较大的晶圆（Die）相比，电路更短。因为可以进一步降低布线延迟，因此可以提高工作频率、降低电路容量，最后达到降低功耗的效果。在半导体行业，说起“3D集成化”，曾经指的是“堆叠硅晶圆技术”。如今，硅晶圆的堆叠技术被用在半导体模块（Module）、Multi-Chip-Package（多芯片封装）等方面。可以说是硅晶圆级别、或者芯片级别的3D集成化。本文中所说的“3D集成化”与以上提到的完全不同。具体来说，就是构成硅晶圆的内部和CMOS电路的晶体管的3D集成化。简而言之，就是把构成CMOS电路的nMOS晶体管和pMOS晶体管“3D堆叠化”。比方说，在nMOS晶体管的正上方形成pMOS晶体管，并用电将二者连接。这种晶体管构造被称为“CFET(Complementary FET)”，此外，生产CFET的技术被称为“3DSI(3D Sequential Integration)”。
Intel于2019年12月在国际学会IEDM上公布的晶体管的技术发展蓝图（Road Map）（论文序号：1.1）。未来，将会继续推进晶体管的3D集成化（晶体管的3D堆叠化）。（图片出自：pc.watch）直到最近，在半导体元件技术的研究开发业界（Community），3DSI技术仍旧没有被认为是未来的有力后补技术。晶体管技术从FinFET发展到Nano-wire（纳米线）、Nano-sheet FET，预计未来将会是缩短nMOS晶体管和pMOS晶体管之间间隔的构造（Fork-sheet）。时至今日，3DSI技术普遍被人们认为是未来的有力后补技术。如上文所述，从经济方面来看，微缩已经明显达到了极限——普遍认为这是3DSI技术成为有力后补的主要原因。不依靠微缩，那么就需要强化削减硅面积的技术。说到底，其关键还是3DSI技术！运用3DSI技术形成CFET电路的话，理论上讲，可以用一半面积的硅来做成同样规模的电路，工艺虽然复杂，整体上可以降低硅晶圆（Silicon Die）的生产成本。运用CFET构成3 Track Standard Cell(3轨道标准单元)的断面图（左）、与FinFET相比较的布局(Layout)（右）。从布局上看，上面是AOI(AND OR INVERT)211 Gate、下面是Flip-flop。左边的布局图上看，左边是6Track的FinFET电路，右边是3Track 的CFET电路。与FinFET相比，CFET电路的Standard Cell，只需要一半面积的硅。也就是说，就CFET的Standard Cell而言，电源电路被埋在了基板中。出自以imec为中心的研究小组于2018年6月在国际学会VLS技术座谈会（Symposium） 上发表的论文（T13-3）。（图片出自：pc.watch）
第三个关键词是“3nm及后续的晶体管技术”，它与前面两个关键词——“微缩的极限”、“3D集成化”有紧密的关系。大约在3-4年前，也就是在7nm之前，大规模的Logic Transistor（逻辑晶体管）构造都使用的FinFET技术；5nm以后，大概会使用Nano-wire（纳米线）、Nano-sheet FET技术。但是，实际上，据说运用FinFET技术的5nm逻辑半导体会在今年（2020年）量产。那么，3nm的逻辑半导体会被什么样的晶体管使用呢？现在很多后补技术都是一片混乱，主要有改良版的FinFET、Nano-sheet FET、Fork-sheet FET、CFET等。
3nm以后的晶体管技术（断面构造图）的选择项，上面3个是FinFET、下面从左边开始：Nano-sheet FET、Fork-sheet FET、CFET。出自imec于2019年12月在国际学会IEDM上发表的论文（29.4）。（图片出自：pc.watch）这里需要注意的是Standard Cell（逻辑半导体的基本电路）到底能小到什么程度，其实晶体管本身并不是那么重要。把Standard Cell（标准单元）的尺寸做到极小，就需要提高逻辑半导体电路的密度。之前，是微缩推动了高密度化的发展。最近，降低单元的高度（Cell Height：CH）成了推动高密度化发展的助力。关于晶体管的构造，未来，也会改成降低晶体管单元（Transistor Cell）高度的构造，而不再使用缩小晶体管本身的构造。可以说CFET是终极的方法——把单元的高度降低一半。即使CFET不是终极方法，但是几乎可以确定的是把单元的高度缩短一个Track的方法（减少fin的数量、嵌入电源线，即BPR：Buried Power Rail）在不久的将来肯定会被导入。也就是说，所谓Track指的是：以把Standard Cell（标准单元）左右横切的金属配线的数量来定义单元（Cell）的高度，并以此为标准，比方说，如果是6Track（6T）的话，就是6根金属配线的高度。Standard Cell(标准单元)的微缩蓝图（Road Map）。金属配线Pitch（MP）、Fin Picth（FP）、Contact Gate（Polysilicon，多晶硅）Pitch（CPP和CGP）、单元高度（CH）的推移及未来预测表。出自imec于2019年12月在国际学会IEDM上发表的论文（36.5）。（图片出自：pc.watch）
第四个关键词是半导体尺寸加工达到微缩的王牌——“EUV Lithography (极紫外光刻)”。去年（2019年）10月7日，大型半导体制造企业TSMC公布说，已经把EUV Lithography (极紫外光刻)技术应用在7nm逻辑半导体的量产生产中。此外，据说Samsung Electronics也已经开始进行实验性生产。并且，SK Hynix、Intel也在讨论量产时间。把EUV Lithography (极紫外光刻)导入到逻辑半导体的量产中，意味着把微缩应用到7nm及后续制程已经开始就绪了。如果技术研发顺利进行的话，2020年就可以量产5nm，2022年-2023年就可以开始量产3nm。此外，可以预测的是EUV Lithography (极紫外光刻)也可以应用于2nm制程上。逻辑半导体的技术Node、对应的EUV Lithography (极紫外光刻)技术的蓝图（Road Map）。（图片出自：pc.watch）
不算初期费用（EUV Lithography设备、光掩膜Mask等的导入成本），与ArF浸液Multi-patterning相比，导入EUV Lithography (极紫外光刻)的制程的成本（每一层的成本）更低。EUV曝光设备厂家ASML表示，与ArF浸液Multi-patterning相比，与每一层的制程成本可以降低约50%甚至更多。第五个关键词是“AI Hardware（人工智能硬件）”，在半导体的研发中，AI Hardware（人工智能硬件）正在成为一种新的潮流。从入选国际学会VLSI座谈会（Symposium）的论文数量来看，2010年-2015年，AI Hardware（人工智能硬件）相关论文所占据的比例为还不及2%。2016年为2.75%，2017年增加至4.47%。2018年骤增至11.73%，2019年虽然与2018年几乎持平，也达到了12.64%。也就是说，入选VLSI的论文的1/8都是与AI Hardware（人工智能硬件）相关的。VLSI座谈会（Symposium）的人工智能（AI）2010年-2019年VLSI座谈会（Symposium）上演讲的论文（入选论文）的总数（包括技术座谈会、电路座谈会）、AI Hardware（人工智能硬件）相关的演讲论文数量、AI Hardware（人工智能硬件）占整体演讲论文数量的比例。笔者计算VLSI座谈会论文集中论文的数量、并制作了此图，上图中的论文数量都不包括“邀请演讲的论文”。（图片出自：pc.watch）
可以说，在2015年-2019年期间，信息处理研究开发领域中发生的人工智能（AI）、研发大潮、深度学习（Deep Learning）技术的成功也波及到了半导体研发领域。2016年，关于深度学习的硬件的研究成果首次进入VLSI座谈会（Symposium）。但是，此时我们还不能确定AI Hardware（人工智能硬件）的研发大潮未来还会持续到什么时候？根本的问题是AI Hardware（人工智能硬件）没有明确的评价基准，如今，研究论文中使用的有2个评价轴，其一、根据功耗来计算演算性能（TOPS/W）；其二、使用人工智能的Data Set（数据集），测定其推论的准确性。数据集有用于识别手写数字的、有用于人脸识别的、有用于识别物体的、有用于识别声音的、有用于识别生物体信号的等。仅用这两个指标，其实用性到底能达到什么程度，很难判断！此外，也很难判断硬件（Hardware）的优劣，AI Hardware（人工智能硬件）的研发人员也已经意识到这一点，且正在努力解决。第六个关键词是“3D NAND闪存（Flash Memory）”，提高“3D NAND闪存（Flash Memory，以下简称为“3D NAND闪存”）”存储密度的工作还没有停止，甚至在加速研发。要提高3D NAND闪存的存储密度的最大的原因是“多层化”，通过增加字线（Word Line）的堆叠数，增加单个硅晶圆上的Memory Cell（存储单元）的数量，这就像如果建设一栋超级高的酒店，那么单位土地面积上的房间的数量也就增加了。3D NAND闪存增加的不是“楼层数”，而是堆叠数，从32层到48层，又急速增加到64层！最新的量产芯片（Silicon Die）甚至超过了90层，达到了92层-96层。3D NAND闪存的正式量产始于2016年前后，很明显，堆叠数的增加与存储容量的扩大有直接关系。硅晶圆（Silicon Die）的最大存储容量为如下：32层的为128Gbit、48层的为256Gbit、64层的为512Gbit、96层的为1Tbit～1.33Tbit！但是，在量产方面，所谓的“多层化”并不是单纯地扩大存储容量，而是要削减硅晶圆（Silicon Die）的面积，换句话说，要削减生产成本！毕竟生产大容量产品的机会是十分少的。Intel于2019年9月26日在活动“Intel Memory & Storage Day”上公布的3D NAND闪存的最新裸片（Die），字线（Word Line）的堆叠数尽管高达96，存储容量却只有512Gbit（多值存储方式为TLC方式）。可以看出，硅晶圆（Silicon Die）的面积为84平方mm，且优先把面积缩小。（图片出自：pc.watch）
在TLC方式下，64层的3D NAND闪存的最大容量为512Gbit；QLC方式下，最大容量为1Tbit(1,024Gbit)。但是，在量产的工厂里，最大存储容量非常小：TLC方式下为256Gbit、QLC方式下为512Gbit。而且，在QLC方式下，96层的3D NAND闪存的最大容量可以达到1.33Tbit。但是，在量产工厂里，TLC方式下，96层的3D NAND闪存最大容量为256Gbit～512Gbit，QLC方式下为512Gbit～1Tbit。乍一看很奇怪，即便实现了“多层化”，在量产工厂的存储容量似乎没有什么变化。这是因为优先削减硅晶圆的面积、降低了生产成本。原因起于人们施加给3D NAND闪存的降价压力。以存储容量为单位，降低生产成本的要求约为30%-35%。假设为30%，2年之内价格就会降低50%。为了满足这一要求，不得不优先削减硅晶圆的面积。3D NAND闪存的成本、价格的下降促使了SSD单位存储容量的价格下跌、出货数量的增加。于是，第七个关键词为“SSD”。以存储容量为单位，来看平均单价，SSD要比HDD高。尽管如此，SSD的出货数量却在不断增加，HDD的出货数量却在不断减少。虽然下面的数字稍微有点旧，据推测，前年（2018年）的SSD的年度出货数量（全球市场）与2017年相比，增加了约39%，增至约1亿7,000万个，每GB的单价约为23.8美分（约人民币1.67元）。相对地，2018年的HDD的年度出货数量与2017年相比，减少了约7%，减少至约3亿7,500万个，每GB的单价约低至2.9美分（约人民币0.20元）！从金额来看，与2017年相比，SSD的2018年销售金额约增加了30%，增至194亿美元（约人民币1,356.06亿元），HHD增加约0.8%，增至约247亿美元(约人民币1,726.53亿元)。当前，SSD的出货数量、HDD的出货数量都在持续增加。去年（2019年）二者的市场规模几乎持平，据预测，今年（2020年）SSD的出货数量将会超过HDD，且21世纪20年代的存储的主角将会是SSD。
Western Digital(WD,西部数据)于2019年12月公布的支持NVMe的M.2 SSD——“WD Blue SN550 NVMe SSD”。存储容量为250GB/500GB/1TB。笔者在Amazon上调查的价格为：5,980日元（约人民币358.8元）/8,480日元(约人民币508.8元)/14,480日元（约人民币868.8元）(2020年1月31日时间点)。仅供参考，存储容量为1TB的2.5inch的HDD“WD Blue”在Amazon上的销售价格为5,381日元（约人民币322.86元）（2020年1月31日时间点）（图片出自：pc.watch）
“嵌入式”开始“渗透”到新一代非挥发性存储半导体中
接下来的关键词是“新一代非挥发性存储半导体（NG-NVM : Next Generation Non-Volatile Memory）”。如笔者在2018年2月份发表的文中提到的一样，NG-NVM（新一代非挥发性存储半导体）有第一代和第二代。那么这里又说“新一代”，还有“第一代和第二代”，名字比较奇怪，之所以这样叫是为了更好地解释。请大家谅解。首先，所谓的第一代指的是以下三种：“相变存储器（PCM，Phase Change Memory）”、“磁性随机存储器（MRAM）”、“可变电阻式存储器（ReRAM）”。这3种存储半导体的研发历史比较长，超过了20年。每个都是作为单体存储半导体而生产的，MRAM和ReRAM现在市场上还有销售，但是，市场规模很小，可以说是“利基（Niche）市场”。最近的大家比较关注的话题是：微控制器（Micro Controller）、SoC（System on a Chip）等的嵌入式存储半导体。并且，为了替换“嵌入式闪存半导体”而积极推进着研发。Samsung Electronics、Intel、TSMC、GLOBALFOUNDRIES等Silicon Foundry企业正在推进研发嵌入式MRAM，并且逐步开始向客户提供产品。2019年3月，Samsung Electronics公布说已经开始量产“嵌入式MRAM”！据说有企业正在研发推进用“嵌入式ReRAM”、“嵌入式PCM”代替“微控制器内埋式闪存”，松下于2013年7月开始量产“嵌入式ReRAM”（8bit 微控制器）。STMicroelectronics 于2018年12月试做了32bit 微控制器，并开始出货测试版的“嵌入式PCM”样品。接下来是第二代，进入2010年以来，非挥发性存储半导体引起了人们的关注，其代表是Intel和Micron Technology于2015年7月公布的、双方合作开发的128Gbit的大容量存储半导体——“3D XPoint Memory”！Intel的 “Optane” 品牌下的HDD Cache（缓存器）、高速SDD、Memory Module（DIMM,即双列直插式存储模块）等产品已经实现量产，但是并不以单体存储半导体的形式销售。“3D XPoint Memory”的优势在于其特Memory Cell Array（存储单元阵列）采取了被称为“Cross Point（交叉开关矩阵）”或者“Cross Bar”的构造。其结构（Architecture）如下：在2个平行线群（Word line 和Bit Line）相交叉的地方，配置纵型的Memory Cell（存储单元）。作为平面的Memory Cell Array（存储单元阵列），可以进一步提高单元的密度。把Cell Array（单元阵列）进行堆叠、并3D化，就会成为被称为“3D Cross Point（3D交叉开关矩阵）”或者“3D Cross Bar”的高密度存储半导体。在Intel量产的Optane存储器中，通过堆叠2层64Gbit的Cell Array（单元阵列），获得了128Gbit的大容量存储器。当然，其他竞争对手也在着手开发“3D Cross Point（3D交叉开关矩阵）”。此外，Intel和Micron正在研发把64Gbit的增加至4层、记忆容量达到256Gbit的第二代Optane存储器。
新一代非挥发性存储半导体（NG-NVM）的概要，笔者汇总了研发的进展状况。（图片出自：pc.watch）
功率半导体元件（Power Device）——日本半导厂商在世界上活跃的元件
第九个关键词是“功率半导体”。在全球半导体产业中，功率半导体元件是日本企业发展的为数不多的、较好的元件。长时间以来，Si（硅，Silicon）都是功率半导体元件的“主角”。通过改良硅元件（Silicon Device）的构造，提高半导体的性能。但是，最近正在开发从理论上来看性能超过硅的化合物半导体功率元件，实际产品也比硅制产品具有较高的性能。其代表就是碳化硅(SiC)、氮化镓（GaN）。SiC已经开始应用于Schottky Barrier Diode（SBD, 肖特基二极管）、Power MOS FET（电力场效应晶体管），兼具大电流、高耐压的优势，可以把硅制pin 二极管更换为SiC的SBD、把硅制IGBT更换为SiC的Power MOS FET（电力场效应晶体管）。这样的话，电力损耗就会降低。GaN已经开始被应用于高电子迁移率晶体管（HEMT: High Electron Mobility Transistor），虽然工作速度很高，与SiC相比，耐压和电流容量却更低。正在通过替换硅制高速、高周波Power MOS FET（电力场效应晶体管）而推进其普及。与SiC一样，通过替换，达到降低电力损耗的效果。功率半导体材料、元件的特性比较。理论上，碳化硅（SiC）和氮化镓（GaN）、氧化镓（Ga2O3）的功率元件都比硅（Si）具有较好的性能。（图片出自：pc.watch）
另外，最近，作为第三大、用于功率元件的化合物半导体材料——氧化镓（Ga2O3）迅速受到人们的关注，从理论上看，用氧化镓（Ga2O3）不仅可以生产出性能超过SiC、GaN的功率元件，而且，可以还较廉价地生产出晶圆(Wafer)。有2家日本的风投企业正在推进其研发，未来可期。 最后一个关键词是“半导体市场的恢复”！众所周知，自2018年秋季开始，半导体市场开始步入低迷时期，从业界团体、市场调查公司公布的数据来看，去年（2019年）的全球半导体市场的增长率为-12%，可谓是一落千丈！与此相对，今年（2020年）的预计增长率为6%。WSTS在2019年12月3日公布说，2020年的全球半导体市场将会比2019年增加5.9%，增至4,330亿美元（约人民币29,887亿美元），按照产品来分，其明细如下：模拟（Analog，混合信号mixed-signal与Power）同比增加5.3%，Micro（Micro-processor和Micro Controller，DSP）同比增加4.9%，Logic（特殊用途IC、ASIC、FPGA）同比增加6.5%，存储半导体同比增加4.1%。逻辑半导体的增长率稍微高一些。从应用领域来看，拉动半导体需求增长的是第五代（5G）移动通信系统、PC。2020年开始，日本也会开始5G通信系统的应用服务。因此预测，逻辑半导体和存储半导体的需求会增加，由于“Windows 7”服务的终止（2020年1月14日），因此期待PC的更换需求会有增加。
全球半导体的销售额（过去三个月为移动平均值）的月度比较、上年同月比较值的推移，笔者根据WSTS公布的数据制作了此图。（图片出自：pc.watch）中美贸易摩擦是令人担忧的关键因素，最近，新型冠状肺炎也成为了令人担忧的因素，使未来更加不透明，那么2020年究竟会怎么样呢？我们拭目以待。原文链接：
https://pc.watch.impress.co.jp/docs/column/semicon/1232236.html
https://pc.watch.impress.co.jp/docs/column/semicon/1232839.html
